Этот тренинг является базовым по языку VHDL. Основной упор делается на написание кодов двух верхних уровней абстракции Behavioral (поведенческая модель) и Register Transfer Level (RTL) (синтезируемая модель). Рассматриваются основные принципы использования архитектуры FPGA. Полученные знания и опыт могут применяться для проектирования любых цифровых устройств. Данный тренинг сочетает лекции с лабораторными работами, при выполнении которых  вы научитесь писать эффективный код.

После трехдневного тренинга вы приобретете необходимые знания и опыт, необходимые для реализации цифровых схем и их моделирования.
         

Введение.
Обзор аппаратного моделирования.
Концепции языка.
 Лабораторная работа 1: Построение иерархического проекта.
Введение в Testbench (создание испытательного стенда).
 Лабораторная работа 2: Моделирование VHDL кода и проверка RTL кода.
Сигналы и типы данных.
Операторы и выражения.
 Лабораторная работа 3: Создание и моделирование двоичного счетчика.

Описание параллельной и последовательной логики.
Конструкции ветвления.
 Лабораторная работа 4: Конструкции Case, If / elsif, и их моделирование.
От поведенческого  к RTL коду.
Конечные автоматы.
 Лабораторная работа 5: Создание и моделирование конечного автомата.

Библиотека VITAL - Временное моделирование.
 Лабораторная работа 6: Использование библиотеки VITAL при временном моделирования после раскладки и трассировки кристалла.
Использование особенностей архитектуры  Xilinx FPGA.
Подпрограммы в VHDL: функции и процедуры.
 Лабораторная работа 7: Использование программы Xilinx CORE Generator™.

Дата проведения: 14-16 июля. 10.00-18.00
Стоимость обучения, 120 000 тенге